Hardware-Entwicklung mit quelloffenen EDA-Werkzeugen und Prozesstechnologien

Der professionelle Chipentwurf basiert aktuell auf kommerziellen EDA-Entwurfswerkzeugen, deren Anschaffung und Pflege für Universitäten und kleinere Start-Ups mit grösseren Investitionen verbunden ist. Weitere Probleme bestehen im Bereich der Lehre bei der Verwendung von kommerziellen Werkzeugen und PDKs (Process-Development-Kits) zur Chipentwicklung, da sie durch NDAs (Non Disclosure Agreements) geschützt sind und technische Details nicht veröffentlicht werden dürfen.

Die Fachgruppe Schaltungstechnik befasst sich seit einiger Zeit mit der Anwendung von quelloffenen EDA-Frameworks und -werkzeugen. Im Vorfeld wurden eine Vielzahl von Studien mit QEMU zur Fehlerinjektion und zeitannotierten schnellen Fehlersimulation durchgeführt (https://www.uni-paderborn.de/projekt/304). Ziel der aktuellen Arbeiten ist die zur Verfügungstellung einer möglichst quellenoffenen EDA-Entwicklungsumgebung auf Basis von kostengünstigen Komponenten und eines quelloffenen PDKs für den universitären und privaten Gebrauch. Hierbei konzentrieren sich die Anwendungen auf die Entwicklung von RISC-V-basierten Prozessoren und das Chipyard-Framework der UC Berkeley im Rahmen von Verilator, FireSim, FPGAs und dem Hammer ASIC-Entwurfsflusses in Verbindung mit dem quelloffenen PDK von IHP (SG13G2 und SG13COMS5L.

In diesem Bereich wurden in Kooperation mit der UC Irvine/USA detaillierte Studien und der kombinierten Verwendung von SystemC und Chipyard durchgeführt. In grösseren Fallstudien wurden am Beispiel der GPC-Prozessor-Architektur und nichttrivialen Softwareanwendungen (TokenX, ParticleSim, FFT) verschiedene Hardwarearekonfigurationen auf diversen Abstrationsebenen vorwiegend mit quelloffenen Werkzeugen modelliert und analysiert. In Kooperation mit dem Paderborn Center of Parallel Computing werden verschiedene Konfigurationen des Chipyard-Frameworks mit Schwerpunkt auf Verilator, FireSim und FireAxe auf dem Noctua2-HPC-Cluster in die Anwendung gebracht. In Kooperation mit IHP wird auf Basis von StandardRV32/64 RocketChip-Prozessorarchitekturen an Automatisierungslösungen für kombinierte FPGA- und ASIC-Entwurfsflüssen mit Arty7 und dem SG13CMOS5L-PDK als Zielplatform gearbeitet.

Desweiteren finden Fallstudien zum Entwurf von analogen Komponenten (PLL, Oszilatoren, LVDS) unter Verwendung von quelloffenen Werkzeugen statt: ngspice, Xyce, Xschem, Klayout.

Referenzen:

ris.uni-paderborn.de/record/62108

ris.uni-paderborn.de/record/58861

Projekte:

Scale4Edge www.uni-paderborn.de/projekt/325