Skalierbare RISC-V-Mehrkern-Prozessorsysteme
Überblick
Die Fachgruppe Schaltungstechnik befasst sich seit mehreren Jahren mit dem Entwurf und der Analyse von RISC-V-Prozessoren. 2017 war sie in Kooperation mit SiFive und TI der Co-Maintainer der ersten RISC-V-Implementierung des QEMU CPU-Emulators (https://www.uni-paderborn.de/projekt/304). Im Rahmen des Safe4I- (https://www.uni-paderborn.de/projekt/306) und des Scale4Edge-Projekts (https://www.uni-paderborn.de/projekt/325) wurden im weiteren RISC-V-basierte Chips in TSMC65nm- und 22FDX-Technologie für AI-Anwendungen entwickelt, u.A. in Kooperation mit dem IHP und der Universität Tübingen.
In diesem Rahmen entwickelten wir auch schnelle analoge Komponenenten mit Tapeout in SG13G3- and 22FDX-Technologie (PLL, deserializer, CDR - Clock & Data Recovery).
Der Fokus liegt seit 2021 auf dem Entwurf und die Analyse von hochgradig skalierbaren eingebetteten RISC-V-basierten Mehrkern-Prozessorsystemen mit dem Schwerpunkt auf Prozessorarrays mit RISC-V-Prozessorkernen und auf fehlertolerante Lockstep-Systeme.
Seit 2021 entwickelt und analysiert die Fachgruppe hier in Kooperation mit der UC Irvine, USA, (Prof. Dömer) skalierbare Hardware-Varianten der Grid of Processing Cells (GPC) auf Basis von RISC-V-RocketChip-Prozessorkernen. Während sich die Arbeiten der UCI auf funktionale SystemC- und ISS-Modelle konzentrierten, überführte die Fachgruppe Schaltungstechnik die GPC-Architektur in skalierbare NxN-Prozessorarrays auf Basis von 32bit-Rocket-CPU-Kernen mit lokalem I&D-Speicher als FPGA-Implementierung und im Chiplayout. Die Entwicklungen wurden mittels des Chipyard-Frameworks der UC Berkeley mit dem RocketChip-Generator, Verilator, Firesim und Hammer durchgeführt. Hierbei kamen kommerzielle aber auch schon quelloffene EDA-Entwurfswerkzeuge zur Anwendung. Die Entwicklungen fanden auch teilweise in Kooperation mit dem PC2 auf dem NOCTUA2-HPC-Cluster statt.
Seit 2025 entwickelt die Fachgruppe Schaltungstechnik In Kooperation mit IHP eine quelloffene skalierbare Version der fehler-toleranten RISC-V-TETRISC-Architektur, die einen echtzeitfähigen Kontextwechsel zwischen Mehrkern- und Lockstep-Betrieb erlaubt. Die quelloffene Hardware wird als CHISEL-Modell auf Basis des RocketChip-SoC implementiert, welches skalierbar in der Anzahl und Konfiguration der Prozessorkerne und der Dimensionierung der Word-Voter ist.
Publikationen:
ris.uni-paderborn.de/record/62108
ris.uni-paderborn.de/record/58861
Key Facts
- Profilbereich:
- Intelligente Technische Systeme
- Art des Projektes:
- Forschung
- Laufzeit:
- 01/2021 - 12/2028
